2024, Vol. 41
2. 广东工业大学 集成电路学院, 广东 广州 510006;
3. 广东省大湾区集成电路与系统应用研究院 FDSOI核心芯片与特色IP中心, 广东 广州 510535
2. School of Integrated Circuits, Guangdong University of Technology, Guangzhou 510006, China;
3. Guangdong Greater Bay Area Institute of Integrated Circuit and System, FDSOI Core Chip and Featured IP Center, Guangzhou 510535, China
物联网(Internet of Things, IOT)系统，如传感器节点、可穿戴设备等，其续航能力深受泄漏功耗制约。为延长电池寿命，需有效抑制泄漏电流。同时，面对复杂程序执行，数百至数千赫兹级别的工作频率已无法满足需求[1-2]。因此，在降低泄漏功耗的同时，还必须满足系统的性能要求[3-4]。
相较于传统体硅工艺，全耗尽绝缘体上硅(Fully Depleted Silicon On Insulator, FDSOI)不但展现出低功耗、抗噪声等优势，而且具备更大的体偏置系数和更宽的体偏置范围，已成为物联网应用的理想选择[5-7]。
体偏置调节技术虽能权衡功耗与性能，但设计挑战也随之而来：需谨慎控制体偏置电压。实际应用中，待机时调节电路可采用泄漏低但缓慢的设置，工作时则需满足系统性能要求，为其提供合适的体偏置电压。否则，可能导致泄漏增加或时序违规。加之应用场景多样导致对系统性能需求各异，进一步增加了体偏置电压控制的复杂性[8-9]。
针对上述问题，本文设计了一种适用于22 nm FDSOI RVT数字集成电路的宽范围体偏置调节电路。该电路无需额外电源，能输出高于电源轨的可编程体偏置电压。在实现较宽电压输出范围的同时，也能兼顾待机模式和工作模式的不同体偏置控制需求，并具备较宽的性能跟踪范围。
1 体偏置调节 1.1 偏置状态与FDSOI体偏置调节技术通过调整晶体管偏置电压来改变其阈值电压，从而影响系统性能与泄漏。以NMOSFET(N-channel Metal Oxide Semiconductor Field-Effect Transistor)为例：当NMOSFET阱电压VN低于源电压VS，称为反向偏置(Reverse Body Bias，RBB)。RBB提高阈值电压，能以指数趋势减少漏电流，但门延迟也随之增加。反之，当阱电压VN高于源电压VS，称为正向偏置(Forward Body Bias，FBB)。FBB降低阈值电压，可缩短门延迟，但漏电流也随之增加。当阱电压与源电压相等，称为零偏置(Zero Body Bias，ZBB)。类似地，PMOSFET阱电压为VP，表1总结了NMOSFET、PMOSFET(P-channel Metal Oxide Semiconductor Field-Effect Transistor)在不同阱电压下的状态。
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表 1 偏置状态总结 Table 1 Summary of bias status |
体硅(Bulk)器件受限于源漏与衬底之间PN结必须反偏的要求，因此可用的体偏置范围仅有数百mV。同时，受寄生效应影响，体硅器件的体偏置调节效率偏低。而FDSOI器件建立在超薄的埋入氧化物(Buried oxide, BOX)之上，源漏与衬底间有BOX层隔离，使得FDSOI器件的体偏置范围显著增加，也提升了体偏置应用的灵活性[10]。图1直观展示了FDSOI器件与Bulk器件的结构对比。
1.2 传统调节电路
体偏置调节技术虽能实现性能与泄漏间的有效权衡，但其应用需对偏置电压进行小心控制。在关注减少漏电流的同时，保证系统能够在指定工作频率运行也至关重要。因此，亟需一种可以同时满足上述要求的体偏置调节电路。
现有研究对体偏置调节电路进行了诸多探索。文献[11]提出让目标系统从强RBB的低泄漏待机模式切换到预设偏置的工作模式，但此法不但需要事先确定目标系统的工作频率，而且偏置电压的设定也过于保守。文献[12]将时序监视器与DAC(Digital to Analog Converter)协同使用，但电压输出范围有限，影响体偏置调节效果。文献[13]实现了较大的偏置电压输出范围，但需要额外的电源输入作为参考电压，这会增加系统成本，并降低系统的能量利用效率。文献[14]仅使用电荷泵来驱动DAC，以产生各种可用的偏置电压，但这会使得电荷泵的面积过大，而且DAC的驱动能力有限。
2 具体实现 2.1 整体结构本文设计了一种适用于22 nm FDSOI RVT数字集成电路的宽范围体偏置调节电路，如图2所示，该电路由时序监测、体偏调节、体偏产生和参数存储四部分构成。其中，时序监测模块负责模拟目标系统性能，而体偏产生模块则与目标系统共享电源电压，无需额外电源，基于0.8 V的电源电压即可输出(0 V，±2 V)的宽范围电压输出。参数存储模块负责保存所有的参数关键字，体偏调节模块则根据时序监测结果选择适宜参数，并对体偏产生模块进行调控，从而改变目标系统的性能和泄漏。
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图 2 所提电路的整体结构 Figure 2 Block diagram of the proposed circuit |
时序监测模块由两个部分构成，第1部分负责完成延时检测功能，其内部结构如图3所示。其中，关键路径副本以目标系统的关键路径为基准，并引入了额外延时。各个监测点内，鉴相器将对比关键路径输出的延迟时钟与系统时钟，所得时序信息将指导后续体偏置的调整方向。
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图 3 监测点与鉴相器 Figure 3 Monitoring points and phase detectors |
为实现对目标系统的时序模拟，需要对一条以上的关键路径进行检测，并遵循以下规则：若任意关键路径的延时超出系统时钟周期，则需要降低当前的体偏置电压；仅当所有关键路径的延时均小于系统时钟周期，才考虑提高体偏置电压。
第2部分是时间数字转换器(Time to Digital Converter，TDC)，该部分通过将目标系统的当前性能与系统时钟进行对比分析，从而估算体偏置调节所需的偏置电压大小。TDC的内部结构如图4所示，该结构由粗粒度部分和细粒度部分组成。
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图 4 两步TDC Figure 4 Two-step TDC |
在粗粒度部分，关键路径输出的延时系统时钟CLK_SLOW与二分频系统时钟CLK_DIV2被处理；CLK_SLOW的不同延时CLKS_1、CLKS_2等经过余量求取电路得到CLKS_RES，同时CLK_DIV2也进行相应的延时补偿以生成CLKD2_RES，从而将未量化时间量传递到细粒度部分。而细粒度部分则采用更小的延时粒度，完成对剩余时间量的进一步测量。其中，延时粒度T1、T2、T3均由关键路径副本与偏置电压输出粒度共同决定。
2.3 体偏产生模块体偏产生模块集成DAC、交叉耦合电荷泵以及放大器等关键单元，其内部结构如图5所示。相较于传统迪克森电荷泵，该模块采用的交叉耦合电荷泵级间电压损失更小，能在较少的电荷泵级数下实现相同的电压输出，因此合理配置电荷泵级数即可得到数倍于VDD的电压输出[15]。在此模块中，DAC为放大器提供基准电压，并与电荷泵构成反馈环路。通过改变DAC的控制输入，可对电荷泵进行调控，进而灵活调节整个模块输出的体偏置电压。
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图 5 体偏置电压产生 Figure 5 Body bias voltage generator |
体偏调节模块负责执行适宜体偏置电压搜索与确定的过程，该过程可细分为3个阶段，具体的状态转换描述如图6所示。
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图 6 体偏置控制状态转换 Figure 6 State description of body bias control |
在阶段1，该模块将根据时序监测模块提供的时序信息，判断目标系统下一阶段的偏置调节方向，估算需要施加的偏置电压大小，并对目标系统执行首次体偏置调节。在阶段2，该模块将根据计算得到的延时测量误差区间，对当前的体偏置电压进行循环误差修正，此过程中将伴随有延时检测操作。在阶段3，该模块将对目标系统进行逐步地偏置微调，此过程中将伴随对目标系统的功能检测操作，确保调节精准且系统稳定运行。
3 仿真结果与分析 3.1 体偏产生体偏产生模块的功能仿真如图7、图8所示。DAC输入随着仿真时间的推移逐渐递增，其中0 V对应输入均为低电平，−2 V、2 V则对应输入均为高电平。每个阱电压均划分为41个电压步进。
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图 7 N阱电压输出 Figure 7 N-well voltage output |
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图 8 P阱电压输出 Figure 8 P-well voltage output |
其中，N阱偏置电压可实现50 mV的电压分辨率，对应于器件阈值电压约3 mV的调节精度，阈值电压的调节范围是0~110 mV。相应地，P阱偏置电压具备51 mV的电压分辨率，每个电压步进可实现约4 mV的阈值电压调节，调节范围是−64~80 mV。
3.2 体偏调节体偏调节过程如图9所示。该过程与体偏调节模块的状态转换相对应，同样划分为3个阶段。
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图 9 体偏置调节过程 Figure 9 The process of body bias adjustment |
当待机信号有效时，体偏调节模块会逐步提升对目标系统的RBB程度，旨在最大限度地降低目标系统的泄漏功耗。具体表现为：在待机信号保持高电平期间，N阱电压逐渐升高至2 V，同时P阱电压逐渐降低至−2 V。相应地，归一化延迟(Tp / Tc，其中Tp为关键路径最差延时，Tc为系统时钟周期)也呈现上升趋势。当待机信号降为低电平后，体偏调节模块开始搜寻与当前系统时钟频率相匹配的体偏置电压。待经历3个阶段的偏置搜索过程后，目标系统的工作频率将符合当前性能需求。
3.3 仿真结果选用32位RSIC-V核作为测试电路，基于22 nm FDSOI工艺库进行Spectre仿真，其中电源电压设为0.8 V。在不同工作条件下对该电路的待机泄漏电流进行测量，所得仿真结果如图10所示。相关指标定义如下：归一化泄漏 = Il / Ir，其中Il代表在某种工作条件下被施加任意偏置的测试电路泄漏电流，Ir代表在TT 27 ℃下无偏置测试电路的泄漏电流。
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图 10 不同工作条件下的泄漏电流 Figure 10 Leakage current under different working conditions |
随着器件速度提升，从SS(Slow NMOS & Slow PMOS)到TT(Typical NMOS & Typical PMOS)再到FF(Fast NMOS & Fast PMOS)，环境温度升高(从−40 ℃到125 ℃)，无偏置测试电路的泄漏电流显著增加，而有偏置测试电路在各个工作条件下的泄漏电流均得到抑制：其中，最低泄漏条件(SS，−40 ℃)的泄漏电流降低了34%，而最高泄漏条件(FF，125 ℃)的泄漏电流更是降低了92%。
针对温度升高引发的泄漏增加，该电路同样具备良好的抑制能力。以300 MHz系统时钟为例，对不同温度下测试电路的泄漏电流进行测量，仿真结果如图11所示。其中，左轴表示泄漏电流，对应红色、蓝色曲线，右轴则为泄漏减少百分比，对应绿色曲线。随着温度升高，无论有无偏置，泄漏电流均呈现上升趋势。然而，相较于无偏置的测试电路，有偏置的测试电路在20~100 ℃范围内均表现出明显的泄漏抑制效果，平均减少了高达58%的泄漏。
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图 11 不同温度下的泄漏电流 Figure 11 Leakage current at different temperatures |
该电路的性能跟踪能力如图12所示，定义频率比值 = Fs / Fc，其中Fs为目标系统工作频率，Fc为当前系统时钟频率。当频率比值小于1，表明当前时钟频率已经超出电路的调节能力，无法保证测试电路可以满足预设性能需求；而当频率比值等于1或大于1，则表明测试电路在体偏置调节作用下仍能在当前时钟频率下稳定运行。由图可见，该电路可在200~350 MHz的宽频率范围内保持良好的性能跟踪，使得测试电路在满足目标工作频率的同时，以更低泄漏的状态运行。
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图 12 可用的输入频率范围 Figure 12 Available input frequency range |
该电路的性能保持能力如图13所示，以300 MHz系统时钟频率为例，展示了在不同温度下的性能表现。由图可见，尽管随着温度升高，测试电路的工作频率呈现出下降趋势，但在体偏置调节的作用下，其运行性能依然得以保证。
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图 13 不同温度下的性能保持 Figure 13 Performance maintenance at different temperatures |
针对传统体偏置调节电路存在的多电源电压、偏置电压范围有限等问题，本文提出了一种适用于22 nm FDSOI RVT数字集成电路的宽范围体偏置调节电路。该电路与目标系统共享电源，可输出高于电源轨的可编程偏置电压，并实现了50 mV的偏置电压输出分辨率。基于22 nm FDSOI工艺平台，完成了对体偏置调节电路与测试电路的仿真验证。结果表明，该电路能提供(0 V，±2 V)的宽范围体偏置电压输出，具备良好的性能跟踪能力，在满足系统性能需求的同时，使其以更低泄漏的状态运行。
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