Pipelined-SAR ADC同时拥有流水线型ADC (pipeline ADC) 和逐次逼近型ADC (SAR ADC) 的优点，是近年来ADC领域的研究热点^[1-2]。由于采用SAR ADC作为子ADC，pipelined-SAR ADC在相同分辨率下可以比pipeline ADC使用更少的高精度比较器和参考电压源，减小了ADC的芯片面积和电路复杂度^[3]。此外，采用中等分辨率的SAR ADC作为子ADC可以减少级间残差放大器的数量，有效地降低ADC的功耗^[4]。

在pipelined-SAR ADC中，级间残差放大器(Residue Amplifier, RA) 的作用是将前级子ADC的信号残差放大并传到下一级子ADC。传统级间残差放大器采用开关电容电路和运算放大器实现，级间增益为$ {A}_{\mathrm{i}\mathrm{d}\mathrm{e}\mathrm{a}\mathrm{l}}({A}_{\mathrm{O}\mathrm{L}}\beta /(1+{A}_{\mathrm{O}\mathrm{L}}\beta \left) \right) $，其中$ {A}_{\mathrm{i}\mathrm{d}\mathrm{e}\mathrm{a}\mathrm{l}} $为理想级间增益，$ \beta $为反馈系数，$ {A}_{\mathrm{O}\mathrm{L}} $为运算放大器的开环增益。为了减小级间增益误差$ {A}_{\mathrm{i}\mathrm{d}\mathrm{e}\mathrm{a}\mathrm{l}}/(1+{A}_{\mathrm{O}\mathrm{L}}\beta ) $，需要采用高开环增益的运算放大器。但是随着CMOS工艺的演进，晶体管的本征增益和工作电压下降，传统运算放大器结构难以实现较高的开环增益，从而导致较大的级间增益误差，限制了ADC所能实现的分辨率。虽然级间增益误差可以通过多种校准算法^[5-6]进行补偿，但是额外的校准电路会消耗较大的芯片面积和功耗。

目前应用在先进CMOS工艺和低电源电压工作条件下的运算放大器结构主要有两种，分别是动态放大器和环形放大器。动态放大器^[7-8]可以实现开环残差放大，无需开关电容电路和反馈环路，可以实现较低的功耗和较小的芯片面积，但其增益精度容易受到工艺、电源电压和温度(Process, Voltage and Temperature, PVT) 的影响，需要额外的电路或校准算法进行补偿。环形放大器^[9-11]得益于其多级反相器链的结构，可以在低电源电压下工作，同时具有轨对轨的输出摆幅。但是在先进工艺中，环形放大器也难以实现较高的开环增益，如文献[11]中的环形放大器开环增益仅为80 dB。

为了减小级间增益误差，本文提出了一种增益增强型全差分环形放大器，并将其应用于16位25 MS/s的pipelined-SAR ADC中。与传统的环形放大器相比，本文提出的环形放大器采用增益增强型输出级可以实现更大的开环增益，开环增益超过90 dB，可以有效减小级间残差增益误差。此外，该环形放大器采用开关电容实现全局动态共模反馈保证环形放大器的稳定性，同时降低静态功耗。

1 ADC整体结构

图1展示了基于增益增强型环形放大器的16位25 MS/s的pipelined-SAR ADC的结构图。本文提出的pipelined-SAR ADC包括三个6位SAR ADC作为子ADC以及两个级间残差放大器。其中，第一级残差放大器和第二级残差放大器的级间增益分别为16倍和32倍。每一级SAR ADC之间存在1位冗余位用于校正级间失调。第一级残差放大器采用增益减半技术，通过降低级间残差增益从而降低对运算放大器开环增益以及输出摆幅的要求^[3]。第二级和第三级子ADC中采用参考电压减半技术，减少ADC所需的参考电压源数量^[3]。每一级SAR ADC电路均采用异步SAR逻辑以实现较高的转换速度，并采用基于共模电压的开关时序方案降低功耗。对ADC的性能和所需的芯片面积进行折中考虑，第一级SAR ADC的采样电容为3.2 pF，第二级SAR ADC的采样电容为640 fF，第三级SAR ADC的采样电容为320 fF。

Pipelined-SAR ADC的时序图如图1所示，其中，$ {\mathrm{\Phi }}_{\mathrm{S}{i}} $为第$ {i} $级SAR ADC的采样时钟，$ {\mathrm{\Phi }}_{\mathrm{C}{i}} $为第$ {i} $级SAR ADC的转换时钟。$ {\mathrm{\Phi }}_{\mathrm{S}{i}} $由全局时钟电路产生，$ {\mathrm{\Phi }}_{\mathrm{C}{i}} $由第$ {i} $级SAR ADC中的逻辑电路产生。第一级残差放大器和第二级残差放大器分别在$ {\mathrm{\Phi }}_{\mathrm{S}2} $和$ {\mathrm{\Phi }}_{\mathrm{S}3} $的高电平时将前级子ADC的残差放大并传到下一级子ADC。

2 增益增强型环形放大器

级间残差放大器的级间增益精度决定了ADC可实现的分辨率。环形放大器的开环增益$ {A}_{\mathrm{R}\mathrm{A}} $与ADC的分辨率的关系为

$\frac{{A}_{\mathrm{i}\mathrm{d}\mathrm{e}\mathrm{a}\mathrm{l}}}{\left(1+{A}_{\mathrm{R}\mathrm{A}}\beta \right) } < \frac{1}{2}{2}^{F-B}$

(1)

式中，$ F $为级间残差放大器前级子ADC的分辨率，$ B $为级间残差放大器后级ADC的分辨率。由式(1)可得，本文设计的第一级残差放大器和第二级残差放大器中的环形放大器的开环增益分别需要大于90 dB和66 dB。为了实现所需的开环增益，本文提出的增益增强型全差分环形放大器如图2所示。

环形放大器第一级采用电流复用技术提高输入跨导$ {g}_{\mathrm{m}1} $，从而减少热噪声。同时，采用电阻和尾电流管实现本地共模反馈电路，保证环形放大器第一级具有较大的输出摆幅。环形放大器的全局共模反馈电路采用开关电容实现以减小静态功耗。在复位相位$ {\mathrm{\Phi }}_{\mathrm{R}\mathrm{S}\mathrm{T}} $时，环形放大器第一级进行复位。

环形放大器第二级和第一级通过电容$ {C}_{\mathrm{1,2}} $进行相连。得益于交流耦合连接，环形放大器第二级的增益和偏置电流可以通过偏置电路进行调节，可以自动抵消PVT变化。由于电容$ {C}_{\mathrm{1,2}} $和开关会引入噪声，需要对环形放大器的噪声进行分析。本文提出的环形放大器的等效输入噪声为

$ {V}_{\mathrm{N},\mathrm{R}\mathrm{A}}^{2}=\frac{4kT\gamma }{{g}_{\mathrm{m}1}}+\frac{4kT\gamma }{{A}_{1}^{2}{g}_{\mathrm{m}2}}+\frac{4kT\gamma }{{{A}_{1}^{2}{A}_{2}^{2}g}_{\mathrm{m}3}}+\frac{kT}{{{A}_{1}^{2}C}_{\mathrm{1,2}}} $

(2)

式中，$ k $是玻尔兹曼常数，$ T $是绝对温度，$ \gamma $是一个与工艺相关的系数，$ {g}_{\mathrm{m}{i}} $是环形放大器的第$ {i} $级的等效输入跨导，$ {A}_{{i}} $是环形放大器的第$ {i} $级的增益。从式(2)中可以看出，电容$ {C}_{\mathrm{1,2}} $和开关引入的噪声被环形放大器的第一级衰减。对电容面积和噪声进行折中考虑，电容$ {C}_{\mathrm{1,2}} $的值均设为150 fF。

为了提高稳定性和输出阻抗，环形放大器输出级偏置需要引入死区电压。本文环形放大器的死区电压$ {V}_{\mathrm{D}\mathrm{Z}} $由$ {\mathrm{M}\mathrm{P}}_{1} $和$ {\mathrm{M}\mathrm{N}}_{1} $组成的浮动电压源产生，死区电压$ {V}_{\mathrm{D}\mathrm{Z}} $为$ {\mathrm{M}\mathrm{P}}_{1} $和$ {\mathrm{M}\mathrm{N}}_{1} $的漏源电压，约为500 mV。和文献[11-12]中采用多晶硅电阻产生死区电压$ {V}_{\mathrm{D}\mathrm{Z}} $的方案相比，$ {\mathrm{M}\mathrm{P}}_{1} $和$ {\mathrm{M}\mathrm{N}}_{1} $对环形放大器第二级的输出阻抗影响较小，对环形放大器第二级的非主极点影响很小，提高了环形放大器的稳定性。为了降低静态功耗，环形放大器第二级在复位相位$ {\mathrm{\Phi }}_{\mathrm{R}\mathrm{S}\mathrm{T}} $关断。

环形放大器第三级为增益增强型输出级，堆叠晶体管$ {\mathrm{M}\mathrm{P}}_{\mathrm{O}2} $和$ {\mathrm{M}\mathrm{N}}_{\mathrm{O}2} $的栅极分别交叉连接到$ {\mathrm{M}\mathrm{N}}_{\mathrm{O}1} $和$ {\mathrm{M}\mathrm{P}}_{\mathrm{O}1} $，从而避免使用额外的偏置电路。采用增益增强型输出级后，环形放大器的输出阻抗可以表示为

$ {R}_{\mathrm{o}\mathrm{u}\mathrm{t}}\approx \left({r}_{\mathrm{O}2,\mathrm{N}}+{g}_{\mathrm{m}2,\mathrm{N}}{r}_{\mathrm{O}2,\mathrm{N}}{r}_{\mathrm{O}1,\mathrm{N}}\right) \parallel \left({r}_{\mathrm{O}2,\mathrm{P}}+{g}_{\mathrm{m}2,\mathrm{P}}{r}_{\mathrm{O}2,\mathrm{P}}{r}_{\mathrm{O}1,\mathrm{P}}\right) $

(3)

相比于传统环形放大器的输出阻抗$ {r}_{\mathrm{O}1,\mathrm{N}}\parallel {r}_{\mathrm{O}1,\mathrm{P}} $，采用增益增强型输出级，环形放大器可以在不使用高阈值器件的情况下实现更大的输出阻抗，从而提高开环增益。图3对比了本文提出的环形放大器和传统环形放大器^[11]的频率响应。增益增强型环形放大器可以实现96.1 dB的开环增益，比传统环形放大器的开环增益大11.5 dB。此外，增益增强型环形放大器的主极点位于较低的频率，具有更好的稳定性。增益增强型环形放大器的增益带宽积和传统环形放大器均约为210 MHz，表明增益增强型输出级对增益带宽积的影响很小。

图4展示了本文提出的环形放大器和传统环形放大器的开环增益与差分输出电压的关系。增益增强型环形放大器在整个输出范围内都比传统环形放大器具有更大的开环增益。由于输出级采用了堆叠结构，当差分输出范围超过500 mV时，增益增强型环形放大器开环增益有所下降。为了验证增益增强型环形放大器的稳定性，在不同PVT条件下对环形放大器进行仿真，仿真结果如图5所示。在不同PVT条件下，所提出的环形放大器仍可以实现大于90 dB的开环增益。在500 mV的差分输出范围内，本文提出的环形放大器的开环增益的变化小于4 dB，这表明该环形放大器具有很好的线性度。

3 仿真结果

本文基于65 nm CMOS工艺设计了一款16位pipelined-SAR ADC，完整版图如图6所示。该ADC的面积为0.256 mm²，工作电源电压为1.1 V，差分输入摆幅为2.2 V。在25 MS/s采样频率下，测得ADC的平均功耗为2.8 mW，其中环形放大器功耗为2.35 mW(84%)，SAR ADC功耗为0.19 mW(7%)，时钟电路及其他数字电路的功耗为0.26 mW(9%)。

Pipelined-SAR ADC的SNDR主要受限于SAR ADC的采样噪声和级间残差放大器的等效输入噪声。在25 MS/s采样频率下，0.8 MHz输入信号时的ADC输出频谱如图7所示，ADC的SNDR和SFDR分别为77.3 dB和89.7 dB，有效位为12.5 bits。图8展示了12.2 MHz输入信号时的ADC输出频谱，ADC的SNDR和SFDR分别为77.8 dB和96.8 dB，有效位为12.6 bits。图9展示了不同输入频率下ADC的动态性能仿真结果，可以看到在整个奈奎斯特频率范围内，ADC都可实现超过85 dB的SFDR。图10展示了环形放大器在不同工作电压下ADC的动态性能。环形放大器的工作电压在1.0～1.2 V范围变化时，ADC的SNDR和SFDR变化较小，分别变化了1.6 dB和6.7 dB。这表明所设计的增益增强型环形放大器对电源电压变化不敏感，稳定性较好。

表1中将本文设计的pipelined-SAR ADC与已有文献的ADC的性能进行对比，本文的ADC具有最优的FoM值，与文献[13]相近，在SFDR方面优于文献[14-15]，但是由于文献[13]采用校准电路导致其功耗较高。在相近的分辨率情况下，本文ADC的功耗最小，功耗为2.8 mW。

4 结论

本文提出了一款基于增益增强型环形放大器的16位pipelined-SAR ADC。与传统的环形放大器相比，增益增强型环形放大器可以实现超过90 dB的开环增益，有效提升了pipelined-SAR ADC的线性度。基于所提出的增益增强型环形放大器，本文设计的pipelined-SAR ADC在无需校准的条件下，在25 MS/s采样频率实现了77.8 dB的SNDR和96.8 dB的SFDR，功耗为2.8 mW，具有高精度低功耗的优点。