图 1
一种用于高速D/A转换器的1.6Gbit/s同步电路
引用本文
刘马良, 朱樟明, 丁昊宇, 杨银堂, 罗泽勇. 一种用于高速D/A转换器的1.6Gbit/s同步电路[J]. 北京邮电大学学报, 2014, 37(4): 69-73. 
LIU Ma-liang, ZHU Zhang-ming, DING Hao-yu, YANG Yin-tang, LUO Ze-yong. 1.6Gbit/s Synchronization Circuit for High Speed Digital-to-Analog Converters[J]. JOURNAL OF BEIJING UNIVERSITY OF POSTS AND TELECOMMUNICATIONS, 2014, 37(4): 69-73.
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一种用于高速D/A转换器的1.6Gbit/s同步电路
1. 西安电子科技大学 微电子学院, 西安 710071;
2. 中国科学院 长春光学机械与物理研究所, 长春 130033
2. 中国科学院 长春光学机械与物理研究所, 长春 130033
摘要
针对GHz采样的D/A转换器(DAC)设计及系统要求, 提出了一种新型的高速同步电路.该同步电路引入高速动态比较器和触发器做低电压差分信号(LVDS)的数据接收电路, 降低了功耗, 实现简单；然后利用低抖动模拟延迟锁相环和数字相位检测电路选择准确的同步时钟信号, 提高了同步电路工作频率范围.基于SMIC 0.18μm 1.8V CMOS工艺的仿真和测试结果显示, 同步电路工作的时钟频率范围覆盖250~800MHz, 支持的数据率从500Mbit·s-1~1.6Gbit·s-1, 能用于GHz采样频率的DAC核和外部LVDS发送器接口数据的同步.
关键词:
同步
低电压差分信号
D/A转换器
延迟锁相环
中图分类号:TN402 文献标志码:A DOI:10.13190/j.jbupt.2014.04.015
1.6Gbit/s Synchronization Circuit for High Speed Digital-to-Analog Converters
1. School of Microelectronics, Xidian University, Xi'an 710071, China;
2. Changchun Institute of Optics Mechanics and Physics, Chinese Academy of Sciences, Changchun 130033, China
2. Changchun Institute of Optics Mechanics and Physics, Chinese Academy of Sciences, Changchun 130033, China
Abstract
A new synchronization circuit was proposed. Due to requirement of the GHz sampling D/A converter (DAC), the circuit employs high-speed dynamic comparators and flip-flops to receive the input data from the low voltage differential signaling (LVDS) interface, which has the advantage of low power and low complexity. At the same time, this circuit adopts a low jitter analog delay locked loop and digital phase detector to obtain the proper synchronous clock, thereby, the clock frequency range of the synchronous circuit can be improved. Based upon the SMIC 0.18um 1.8V CMOS process, the simulation gives that the clock frequency of the synchronization circuit is within the range of 250~800MHz, and the data rate is 500Mbit·s-1~1.6Gbit·s-1. The circuit can be used in the synchronization of the GHz sampling DAC core and the external LVDS transmitter interface.
Key words:
synchronization
low voltage differential signaling
D/A converter
delay locked loop
GHz采样的高分辨率DAC已经在软件无线电、LTE、DDS等系统中获得了广泛应用.对GHz采样的高分辨率DAC来说，由PCB提供的高速时钟和数据不同步的问题越来越突出，而从现场可编程门阵列(FPGA, field-programmable gate array)并行输出的数据率超过了1.6Gbit·s-1，所以GHz采样高分辨率DAC的同步电路设计已成为核心设计问题之一.
目前应用于DRAM基于延迟锁相环(DLL, delay locked loop)的Gbit·s-1高速同步电路已经得到广泛应用[1-3]，但是这种同步电路的命令和地址时钟(WCLK, write clock)和数据输出前导码(DQS, data strobe)由同一个锁相环(PLL, phase locked loop)产生具有固定相位关系时钟，不适用于高速DAC中的内核时钟和数据随路时钟具有不确定性相位关系的电路. Yang等[4]提出的电路利用八相时钟锁存发送器的数据，但是运行数据率范围较窄，不适用于DAC中500Mbit·s-1~1.6Gbit·s-1宽数据率范围.数字DLL[5-6]在同步电路中得到应用，但是数字DLL具有较大的频率抖动，直接影响同步电路的性能.模拟DLL具有较低抖动，因此本研究利用模拟DLL提出了一种新型的同步电路，支持的数据率从500Mbit·s-1~1.6Gbit·s-1，具有精度高和实现简单等优点.
1 基于模拟DLL的1.6Gbit·s-1同步电路原理本研究基于模拟DLL所设计的同步电路框图如图 1所示，其由动态比较器、模拟DLL、相位检测器、分频器、同步触发器、控制逻辑和DAC核等部分组成.同步电路的输入/输出包含数据输入端口、数据同步信号、DAC内核输入时钟端口、同步电路输出与DAC内核时钟同步的输出数据.由于DAC内核输入时钟和数据同步信号具有不确定的相位关系，直接利用DAC内核时钟将数据同步信号时钟域数据同步回DAC内核时钟，可能会出现亚稳态，引起DAC核的数据输入的误码，恶化DAC的性能，故本研究利用外部输入的数据同步信号锁存输入数据.
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图 1 同步电路整体框图 |
高速DAC的同步电路实现原理：首先利用高速时钟接收电路接收数据同步信号，然后将接收到的同步时钟信号输入模拟DLL中，模拟DLL产生8个相邻相位差为45°的输出时钟信号Clk[7:0]，将与数据同步信号相差90°和270°的2个时钟信号Clk[2,6]输入到数据接收动态比较器中，锁存输入数据.由于动态锁存器的锁存时间只有半个时钟周期，利用180°和360°时钟Clk[4,0]上升沿触发的D触发器锁存动态比较器的输出数据.接着，需要把数据同步时钟域的数据同步到DAC核的时钟域.利用相位检测器检测数据同步信号和DAC核时钟(Core_clk)的相位差，根据相位差从数据同步时钟域的8个时钟中选择合适的时钟触发D触发器，以至于下一级采用DAC核时钟触发的D触发器的时序余量达到足够大，能安全地锁存数据同步信号时钟域的数据.当数据同步到DAC内核时钟域后，将输入的原始数据重对齐，输入到DAC的译码模块，得到正确的输出信号，最后用译码后数据输入到电流舵开关得到模拟输出信号.
为了能使DAC数据和DAC内核时钟同步，需要对同步原理进行精确的时序分析，满足系统的需求.本研究要求DAC数据的最高速度能达到1.6Gbit·s-1，同步电路时序要求如图 2所示.当传输的数据率达到1.6Gbit·s-1时，每个数据码最大宽度为同步时钟信号的半个时钟周期，最大也只有625 ps的有效时间.当16位的并行数据从专用集成电路(ASIC, application specific intergrated circuits)或FPGA接入到DAC同步电路时，中间经过ASIC或FPGA的数据驱动器、PCB连线，再到达DAC同步电路.同步时钟信号会引入抖动，16位并行数据的PCB和数据驱动器的布线长度不相等会在并行数据中引入偏斜，恶化本已很紧的时序.第1级动态比较器的时序要求为
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图 2 同步电路时序 |
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(1) |
其中：tVALID+tGUARD为数据有效时间，p为同步时钟信号的周期，s为驱动器和PCB走线引入的最大数据偏斜，j为同步时钟信号引入的抖动.
由于设计要求数据率达到1.6Gbit·s-1，最大的同步时钟周期为1.25ns，一般情况下，时钟jitter和系统最大skew不超过200ps，研究中假定为最大的200 ps，代入式(1) 得到数据有效时间为
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(2) |
当达到1.6Gbit·s-1数据率时，发送数据的有效窗减小到425ps.为了有效地锁存425ps有效窗数据，需要有高速比较锁存电路和精准的时钟锁存沿.本研究采用高速动态锁存器和抖动极小的模拟DLL产生锁存时钟.
如图 2所示，利用与模拟DLL相差90°相位的Clk[2,6]锁存数据，得到2路最高数据率为800Mbit·s-1的数据DATA_A和DATA_B；接着采用Clk[4,0]在上升沿触发触发器，得到并行数据DATA_C和DATA_D，与原始输入数据相比，数据移相180°；然后需要将数据同步时钟域的数据同步到DAC内核时钟域，本研究采用一级触发器作为缓冲，触发器的时钟触发边沿需要根据Clk[4, 0]和DAC核时钟(Core_clk)的相位差，选取合适的触发器触发时钟，得到数据DATA_E和DATA_F；最后采用内核时钟Core_clk锁存数据DATA_E和DATA_F，得到Core_clk时钟域的信号DATA_G和DATA_H.数据DATA_E和DATA_F触发时钟的选择采用模拟DLL和相位检测器及控制逻辑实现.为了保证缓冲级和内核时钟采样级能正确地锁存数据，将2组触发器的时钟余量设置为前一级时钟相位的±90°之外，能正确地锁存前一级数据.
2 模拟DLL电路实现本研究要求数据率能在500Mbit·s-1~1.6Gbit·s-1的范围内调整，因此需要DLL具有250~800MHz的频率调整范围.模拟DLL的结构框图如图 3所示，模拟DLL主要由相位检测器、电荷泵和模拟延迟单元构成.下面将分析每个单元的具体实现.
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图 3 模拟DLL整体结构框图 |
由于要求同步接口能达到1.6Gbit·s-1的数据率，采用普通的D触发器在0.18μm CMOS工艺比较难实现，甚至可能影响鉴相器的性能.为了达到1.6Gbit·s-1数据率的鉴相功能，采用动态逻辑结构能提高鉴相器的工作速度，相位检测器检测参考信号和反馈信号的相位差，产生UP和DN信号.为了能避免鉴相死区存在，在复位信号产生的路径增加延迟时间，得到一个较宽的UP和DN信号.由于电荷泵的电流源存在不匹配，延迟较大会恶化DLL的相位偏斜.
2.2 差分电荷泵由于本设计要求DLL的延迟调整范围很大，需要有高摆幅的电荷泵来满足设计需求，采用的电荷泵利用单位增益放大器使2个支路的共模电压相等，避免电荷共享问题.由于要求宽摆幅，运放采用简单的轨到轨结构，增加DLL延迟范围.
3 仿真与测试结果笔者所提出的同步电路采用SMIC 0.18μm 1.8V CMOS工艺实现，仿真得到DLL工作的时钟频率范围为250~800MHz，因此同步电路可以同步的数据率为500Mbit·s-1~1.6Gbit·s-1. 图 4(a)所示为DLL工作在500MHz频率下参考时钟和输出波形.图中DLL的输入时钟ref_clk和输出时钟Φ8的相位相等，表示DLL已经锁定正确.当DLL锁定时，相邻时钟相位相差45°，各时钟相位分隔均匀. 图 4(b)所示为当800MHz参考输入时，DLL的周期到周期的均方根抖动(cycle to cycle jitter)，抖动值为2.5 ps.
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图 4 DLL工作在500MHz和800MHz时钟下的仿真波形 |
将提出的同步电路应用到14位1.32 GS/s DAC，如图 5所示.当DAC接收的单音信号不存在误码时，DAC输出频谱中将仅会出现少量与信号和采样频率有关的杂散.然而当输入到DAC的单音信号存在误码时，单音信号的频谱纯度受到破坏，频谱中会随机地引入误码信号的杂散.通过对14位1.32 GS/s DAC进行测试，当同步电路关闭时，调整同步电路时钟，DAC出现误码，输出频谱如图 6(a)所示.当同步电路功能打开时，DAC数据中不存在误码，输出频谱如图 6(b)所示，频谱中的杂散减少了很多，提高了DAC的动态和静态性能.
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图 5 应用同步电路的14位1.32GS/s DAC芯片 |
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图 6 14位1.32GSPS DAC的输出单音信号频谱 |
针对GHz采样的DAC设计及系统要求，采用动态锁存比较器和模拟DLL，提出了一种新型同步电路，具有精度高、功耗低、实现简单等优点.基于SMIC 0.18μm CMOS工艺的仿真及测试结果显示，同步电路工作的时钟频率范围覆盖250~800MHz，支持的数据率从500Mbit·s-1~1.6Gbit·s-1，能用于GHz采样频率的DAC核和外部LVDS发送器接口数据的同步.
参考文献
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