TDC(time to digital converter)即时间数字转换技术，通常用于激光测距^[1]、激光三维扫描^[2]、绝对重力仪^[3]等仪器中的高精度时间间隔测量。TDC有常规计数型、游标卡尺型、时间扩展型、时幅变换型等类型。常规型TDC的时间分辨率极低，游标卡尺型和时间扩展型TDC的测量时间较长，而时幅变换型TDC因采用模拟电路，对环境温度与噪声十分敏感，其稳定性较差^[4-8]。本文基于常规计数型TDC设计思想，应用FPGA内部PLL延迟相位技术，设计多个同频率、同间隔相位的参考时钟来对同一待测时间间隔信号进行测量。该方法测量精度达220 ps，较常规计数型TDC的分辨率有很大改善。

1 计数型TDC原理

计数型TDC是通过一个精确的高频时钟信号驱动的计数器来测量外部输入信号的时间间隔信息，测量的时间为：

(1)

式中，N为计数器的值，t_r为高频参考时钟的周期，t_c为测量时间。如图 1(a)所示，起始信号和停止信号由待测时间间隔的输出作为使能信号，参考时钟作为时钟CP信号。

计数型TDC的测量误差如图 1(b)所示。计数型TDC的测量结果为t_c，实际的待测时间间隔为t，t_误差1、t_误差2分别是待测脉冲上升沿和下降沿与下一个参考时钟上升沿之间的时间间隔。它们之间的关系为：

(2)

(3)

测量误差为：

(4)

式中，t_误差1、t_误差2在0到T_r之间，-t_r≤t_误差≤t_r。

由上述公式可知，计数型TDC的测量分辨率和精度由参考时钟信号的频率及其稳定度决定。FPGA芯片电路中的参考时钟频率可达上百MHz，其测量分辨率为ns量级。若将参考时钟信号的频率再提高一些，会引入很大的时钟抖动，从而造成计数型TDC的时间测量误差增大。

2 改进的计数型TDC原理

计数型TDC的测量精度受FPGA输入参考时钟的限制^[9-10]，很难获得ps量级的分辨率。本文基于常规计数型TDC的基本电路，应用FPGA内部资源PLL技术和基本逻辑单元延迟链，实现对参考时钟信号的移相，从而改善常规计数型TDC的时间间隔测量精度。

2.1 改进的计数型TDC结构设计

改进的常规计数型TDC结构如图 2所示。利用PLL将输入参考时钟倍频成4个同频，即顺序延迟90°的C0、C1、C2、C3。将这4个时钟信号分别通过4个由FPGA内部资源构成的延迟链，将参考时钟顺序延迟N-1次，产生相邻时钟信号间相位差相同的N个参考时钟信号的延迟信号，分别作为N个计数器的计数时钟信号，将待测间隔产生的输出作为计数器的使能信号。N个计数器得到N个计数值，记为n_i(1≤i≤N)。将计数值进行数据存储和处理，即可得到开始和停止信号的两时间间隔值。

2.2 相位延迟设计

利用PLL的倍频和移相技术，将输入参考时钟倍频到100 MHz，相位依次延迟90°，使用Altera公司的PLL的IP核来实现4个频率为100 MHz的等相位延迟时钟作为相位延迟的4个校准时钟，如图 3所示，C0为相位延迟0°，C1为相位延迟90°，C2为相位延迟180°，C3为相位延迟270°。

相位延迟设计中，使用PLL生成4个延迟相位(分别为0°、90°、180°、270°)作为校准时钟，将一周期分为4部分，再使用4个延迟链来延迟每个部分的相位。如图 4所示，以C0作为校准时钟的延迟链为例，用11个基本延迟单元级联，即可得总时延约2.5 ns，用4个延时链即可对周期为10 ns的参考时钟相位顺序延迟成48个两相邻相位延迟相等的参考时钟。将4个短的延迟链与一个长的延迟链比较，每一个基本延迟单元的延迟精度较均等，但较长的延迟链易受温度和内部电路走线较长影响，延迟均等性较差。使用PLL的4个相位延迟输出信号作为4个延迟链的时钟，可使48个参考时钟的相位延迟相对均等。

2.3 数据处理及分析

由N个参考时钟相位分布可知，输入参考时钟通过PLL倍频和移相后，再经过N次延迟，可得到最后一个参考时钟的频率大约刚好延迟一个周期T。由于N-1次延迟单元的延迟形成N-1个参考时钟和0°相移的参考时钟，所以，形成的N-1个参考时钟信号在一个周期内的移相信号均匀。每个单元的延迟时间为：

(5)

每个计数器值为N_i，其算数平均值作为计数器的计数值，即待测时间值。可知，改进后的常规计数型TDC测量的时间间隔值为：

(6)

由式(4)和(6)比较可知，改进后的计数型TDC测量误差为：

(7)

根据N个参考时钟之间的相位差得其延迟时间t_d，在理论上可以把N个参考时钟间的时延定义为公差t_d的等差数列。将等差数列求和并代入式(8)，可得改进后的计数型TDC设计测量误差：

(8)

比较式(4)和(8)，改进后的常规计数型TDC相比常规计数型TDC，测量分辨率提高N倍，即测量误差减小N倍。理论上，改进后的常规计数型TDC得到的测量结果是在其他条件不变的情况下将参考频率值提高N倍的测量结果。

3 基于Cyclone Ⅳ改进的计数型TDC的实现

改进的常规计数型TDC是在Altera公司FPGA器件上实现的。根据改进的常规计数型TDC原理，再进行电路结构优化，将其分成5个子模块：PLL子模块、时间间隔产生子模块、延迟链模块、计数器子模块、数据存储子模块。采用自顶向下的设计原则实现^[11-14]。

对改进的TDC进行实验验证。输入参考时钟信号频率50 MHz，通过PLL进行2倍频，计数参考时钟频率为100 MHz。从理论可知，系统的测量分辨率大约为200 ps，最大测量误差约为200 ps。通过编写测试开始start与停止stop激励信号对该改进的计数型TDC进行验证。表 1给出了改进的计数型TDC测量值的对比结果(单位：ns)，测量误差基本在200 ps之内。

4 结语

本文设计并实现了一种在常规计数型TDC基础上的改进型TDC，其具有测量误差小、实现方法简单、集成度高、稳定性好以及移植性较强的优点。后续将对设计电路进一步优化，可将延迟链用在FPGA中延迟更小的内部逻辑资源(如进位链、移位寄存器等)，以构建和使用高端FPGA芯片提高输入参考时钟频率，进一步提高改进型常规TDC的分辨率和精度。